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您的位置网站首页>>数字电路>>4.4同步时序逻辑电路的设计
责任编辑:刘昆山

一、同步时序逻辑电路的设计方法

1.时序逻辑电路设计的概念:
根据设计要求,画出实现给定逻辑功能的时序电路的过程,称时序逻辑电路的设计,它是分析的逆过程。

2.时序逻辑电路的设计步骤:
 (1)根据设计要求,建立原始状态表或状态图。
 (2)对原始状态表或状态图进行化简。
 (3)对化简后的原始状态表或状态图,进行状态分配和编码,得到二进制编码形式的状态表或状态图。
 (4)选定触发器类型,根据电路的状态确定所需的触发器的个数;根据状态表导出状态方程和输出方程,再推出驱动方程。
 (5)根据输出方程及驱动方程设计出逻辑电路图。
 (6)判断电路能否自启动,如不能,需重新设计。
  以上是基本步骤,实际中有时可以简化。
  下面通过Mealy型同步时序逻辑电路和Moore型同步时序逻辑电路两个例子,来具体介绍同步时序电路的设计过程。

二、Mealy型同步时序逻辑电路设计举例

 举例:试用下降沿触发的JK触发器,设计一个“110”序列数据检测器,该电路有一个输入X和一个输出Z,当输入X的串行随机信号出现“110”序列中,输出Z=1,其它情况Z=0。
   例如: 输入X串行信号:101100111010
       输出Z相应信号:000010000100

解:(1)确定电路内部状态转换规律。可用图4-20所示的流程图,表示在不同的X输入下,对应的次态和输出Z的值。图中有向线段上的标注反映X的输入序列,有向线段从初态圈出发指向次态圈,斜线“/”下的数字表示输出Z的值。

        

解释:电路状态圈用以记忆输入状态,设a是初态,当x分别是0、1时,次态分别转向b、c,输出都是0。当x输入两个数字时,状态分别是d、e、f、g,输出都是0。当x输入三个数字时,判断次态时需看后两个数字,直到碰到110序列时,输出1,如此循环下去,便可实现题目要求。根据原始状态图得到原始状态表4-10。

(2)如果两个状态对当前的任何输入,其次态和输出完全相同,这些状态称等价状态,可以合并。在原始状态表中将b、d、f合并成一个状态,记作p;将c、e合并成一个状态,记作q,这样得到一个中间状态表4-11。在中间状态表中可将a、p合并成一个状态,记作S0;再将q记作S1,g记作S2,得到最简状态表4-12。

 

(3)由电路的状态数3,可以确定触发器的个数是2。两个触发器的编码组合有4种,我们取3种编码对应3个状态:S0=00,S1=01,S2=11,而编码10作为无关态处理。得到二进制编码形式的最简状态表4-13。

  

(4)由Jk触发器的激励表和最简状态表可以得到表4-14。             

由卡诺图化简得到:

(5)根据驱动方程和输出方程画出4-21电路图:

         

(6)该电路一旦进入无关态10时,经过若干个脉冲能够进入有效状态。所以,此电路能够自启动。


三、Moore型同步时序逻辑电路设计举例

举例:用上升沿触发的维持-阻塞D触发器,设计一个同步七进制计数器,要求按自然态序(即二进制增量计数规律变化),并逢七进一产生一个进位输出。
  
:(1)七进制计数器有N=7个状态,由关系式,需要n=3个触发器来实现,按照自然态序进行状态编码:S0=000,S1=001,S2=010,S3=011,S4=100,S5=101,S6=110,  剩下的状态编码111,作为无关态处理。由此得到最简的状态图4-22。

       

(2)由D触发器的激励表和状态图可得到表4-15。

  

 由卡诺图化简得到驱动方程和输出方程:

      

(3)根据输出方程和驱动方程可画出逻辑电路图4-23。

 

(4)判断电路能否自启动:如果电路进入无关态111,在经过一个脉冲后,次态回到100,所以该电路具有自启动能力。

上一页: 4.3时序逻辑电路分析
下 一页:
4.5计算机中常用的时序逻辑电路
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