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您的位置网站首页>>数字电路>>3.3组合逻辑电路中的险象
责任编辑:刘昆山

一、险象的概念

  前面讨论的是理想门电路,没有考虑信号的门延时。实际的门电路,存在门延时。信号经过不同的路径到达某点时,会产生时差,这种时差现象称为竞争。竞争现象可能使电路产生暂时性的错误输出,有时这种错误是不允许的。我们把这种由竞争产生的错误输出称为组合电路的险象
 
二、险象产生的原因

  1.见图3-7,如不考虑门延时,F=A+=1。如考虑G1门延时,则当A由10时,经过一个短暂的瞬间才由01,即G2的输入端同时出现0,输出为0,这个结果是错误的,电路出现了险象,称0冒险
  2.见图3-8,如不考虑门延时,F=A=0。若考虑G1门延时,则当A由01时,经过一个短暂的瞬间才由10,即G2的输入端同时出现1,输出为1,这个结果是错误的,电路出现了险象,称1冒险

  
  

三、险象的检查

  检查某个逻辑门的两个输入是否存在互补变化,可以作为判断该逻辑门输出是否出现险象的依据。分析该电路对应的函数式中是否出现“X+”或“X”的形式。如存在,则该电路可能出现险象。

 例1、判断函数 F1=AC+B 是否存在险象。
  解:由表达式可以看出,当C=B=1时,F1=A+,F1理应恒为“1”。但此时当A由 “1”变“0”、由“0”变“1”时,由于的变化滞后于A的变化,F1输出瞬间会出现负向窄脉冲干扰,即出现险象。

 例2、判断函数 F2=AC+B+BC 是否存在险象。
  解:所给表达式在任何条件下都不能简化成“X+”或“X”的形式,因而该函数不存在险象。 例如,当C=B=1时,F2=A++1=1,也即F2的“或”门有三个输入端,其中一个恒为“1”。此时无论A、如何变化,也不管有无时差,F2输出都稳定地保持为 “1”,也即不会出现险象。
     

四、险象的消除

 1.添加多余项

 2.增加电路时延 

 3.引入选通脉冲 

 4.加入滤波电路

上一页: 3.2组合逻辑电路的设计
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3.4中规模集成电路构成的组合逻辑部件-全加器
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